verilog奇數分頻器的問題講解（7分頻爲例）

先很少嗶嗶，直接上代碼（verilogHDL），代碼的後面講原理 module fenpin3(clk,clk7,rst); input clk,rst; //設置rst的目的是當rst=1的時候給cnt0和cnt1賦初值 output clk7; reg [2:0] cnt0,cnt1; //定義兩個加法器分別生成兩個7分頻的信號 reg clk0,clk1; // 由加法器兩個7分頻的信號 w

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