Verilog 奇偶數分頻

       對於時鐘的分頻，Verilog而言如果是偶數分頻那就可以直接用計數的方式進行分頻。 如對頻率進行二分頻： [email protected](posedge Clk or negedge Rst) begin if(!Rst) div_2_r<=0; else div_2_r<=~div_2_r; end 對於四分頻如下： reg [1:0]count; [

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