FPGA Editor修改PLL時鐘相位的簡單方法

對於已經編譯綜合且生成bit文件的工程來說，若果想要僅僅修改PLL的某個時鐘相位，若是直接在PLL IP裏修改的話，則需要重新進行編譯，這將花費很長時間。 下面介紹一種簡單的方法，來節省綜合編譯的時間。 在該工程的processes下面，選擇place & Route --View/Edit Routed Design(FPGA Editro) 在左上角，file-- main propertie

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