【verilog】八、時序與延遲

-分佈延遲：將延遲值賦給電路中獨立的門，或是在單獨的assign語句中指定延遲值。   -集總延遲：將所有路徑的積累延遲彙總於輸出門處。   -引腳到引腳的延遲：分別把延遲給模塊中從每個輸入到每個輸出之間的所有路徑。   -路徑延遲建模：在模塊的源引腳（輸入或輸入輸出）和目標引腳（輸出或輸入輸出）之間的延遲稱爲模塊路徑延遲。 -specify塊：關鍵字specify-endspecify；包含：給

>>阅读原文<<