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【Verilog語法】分支延遲槽
時間 2021-07-12
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參考:MIPS中的跳轉/分支指令 關於跳轉指令 Branch delay slot 分支延遲槽 第一次看見分支延遲槽是在這裏 查了一下解釋: 以下內容摘自:MIPS中的分支延遲槽和存儲延時槽 在最初的MIPS五級流水線中,一條指令被分成了5個階段:取指,從源寄存器讀取內容,邏輯運算,內存讀取,寫回到寄存器。 當第一條指令的ALU結束時,第二條指令的RD階段也已經結束了。 那麼如果第一條指令是分支跳
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