VERILOG的parameter的寫法
這是模塊定義時的paramter的寫法，有二個參數H_DISP, V_DISP， 初始化定義爲二個值。 module vga_display
#(
parameter H_DISP = 10'd640,
parameter V_DISP = 10'd480
)
(
input clk,
input rst_n,
input [9:0] vga_xpos,
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