verilog二分頻代碼&verilog三分頻代碼

verilog二分頻代碼&verilog三分頻代碼 2009-05-31 13:41 1.二分頻測試 首先要明白，二分頻分的是輸入時鐘的頻率，即CLK的頻率。spa 思路：在每次CLK的上升沿或者降低沿讓輸出Q翻轉不就完成頻率的二分了嗎？設計 代碼：3d     module div_2 (q,clk,reset); //   輸出q，輸入時鐘CLK，同步復位信號RESET.     output

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