FPGA在設計環境中加時序的技巧--習題

考察知識點： 【1】FPGA在設計環境中加時序的技巧 解析：在邏輯綜合時，一般有4中path group: Input to reg ：輸入端口到寄存器，通過set_input_delay設置輸入端口外的延時，來約束組合邏輯延時 Tclk – T1 – Tinput_delay – Tsetup > 0 我們設置 Tclk和Tinput_delay，從.lib/.db庫裏面讀入Tsetup,工具就

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