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FPGA設計之時序約束
時間 2020-12-30
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在FPGA的設計當中,時序約束的重要性不言而喻。這也是要做好FPGA設計必須掌握的一門基本功。但是我發現,很多初學者甚至有一兩年設計經驗的已經入門的工程師(包括本尊..汗),並不重視這一基本技能。 歸根到底原因可能有以下幾個方面:1.沒有遇到問題,代碼寫完後編譯通過了,板測功能實現就OK啦。2.感覺有點無從下手,沒有很系統的資料,有些概念難以理解,公式又多,並且sdc文件裏面的相關約束語法比較陌生
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