(原創）用VCS仿真Verilog時，多維數據顯示not load問題及解決方案

歡迎轉載，但請註明出處！ 問題描述：  在用Verilog聲明二位數組時，比如   reg [15:0] data [0:9]，表明聲明10個16位數據。 用VCS仿真生成vpd波形文件，然後用DVE查看這個信號時，顯示not load，並沒有數據信息。對modelsim仿真來說，並沒有這個問題。 解決方案： 用 vcs -h 查看所有參數，發現如下 所以用vpd格式保存信號時，在vcs後多加個

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