Vivado時序分析工具使用 ----基準時鐘、生成時鐘、虛擬時鐘

  前面的博客中，介紹了有關時序分析的基礎，光說不練可不行,接下來的博客就對Vivado的時序分析工具操練一番。所使用的工程是一個以太網收發數據的工程。 1. 基準時鐘約束   基準時鐘，也就是有FPGA外部輸入到管腳從而進入FPGA內部的時鐘。通常需要對這個時鐘進行約束，編譯器才能識別出其週期是多少。約束基準時鐘，簡單來說，就是爲了讓綜合工具知道輸入的驅動時鐘的週期等信息。   這裏有一個已經綜

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