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虛擬時鐘(Virtual clock)
時間 2021-07-12
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虛擬時鐘(Virtual clock) 通常RTL設計要求對芯片/module的輸入信號進行reg_in打拍處理,對芯片/module的輸出也要求做reg_out打拍處理,這是良好的代碼習慣,爲時序收斂留下足夠裕量,也避免頂層例化綜合後的子模塊時出現模塊間IO時序不滿足的情況。綜合階段可根據設計工藝需求,設置IO的input/output爲時鐘週期的40%-60%。 但是,芯片timing sig
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