一、結構：MMCM和PLL架構
mixed-mode clock manager (MMCM)，phase-locked loop (PLL)oop
這兩種primitive架構不一樣，MMCM實現更復雜一些，具備更多的features。設計
MMCM能夠實現Spread Spectrum和差分輸出，最多能夠出7個clock，PLL最多6個。倍頻分頻的方式也不一樣。3d
二、動態配置：Dynamic Reconfigblog
容許user經過控制接口改變clock接口
三、配置接口：AXI4Lite和DRP資源
控制接口能夠是AXI總線的，也能夠是廠家的DRP接口。根據邏輯設計須要選擇。it
dynamic reconfiguration port (DRP)io
四、其餘Optionsclass
a、Phase Duty Cycle Config
相位和佔比也能夠配置，代價是資源佔用成倍增長。
b、Write DRP registers
至關於用AXI接口直接控制DRP的寄存器，主要優勢是在接口這塊能夠不使用DSP資源。
可是也會缺乏一些可選配置，同時偏移地址不一樣。好比AXI-0x200位置對主頻的從新配置，在DRP-0x300中就沒有。
對clkout的三項配置都同樣。
reg配置完成了，往使能寄存器中寫0x03，讓配置生效。
個人需求：經過ps動態配置，頻率檔位越細越好，佔比可變，但同時也但願資源佔用儘可能少點。
因此選擇：DynamicReconfig、AXI4Lite、Phase Duty Cycle Config。