Xilinx FPGA配置clocking時鐘動態相位輸出
開發平臺基於Vivado2017.3，器件使用的是Kintex7。 先貼個時序圖： 如何動態配置clocking輸出時鐘相位，首先在ip核設置界面，勾選Dynamic Phase Shift，在左側接口總覽裏面可以看到多出來4個信號，psclk：用於相移控制信號的驅動時鐘，psen：控制相位偏移的使能信號，psincdec：用於相位正負偏移的信號，1表示正向偏移，0表示負向偏移。最後psdone是
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