Verilog複習

軟核：是功能經過驗證的，可綜合的，實現後電路結構總門數超過5000門的Verilog HDL模型 固核：是在FPGA器件上實現的，經驗證是正確的，總門數在5000門以上的電路結構編碼文件 硬核：是在某一種專用集成電路工藝的（ASIC）器件上實現的，經驗證是正確的，總門數在5000門以上的電路結構版圖掩膜 設計方法： Verilog開發流程： Verilog的抽象級別： Verilog語言的功能：

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