Verilog學習總結

1、位操作 即按位與或 2 歸約操作 |a 即 1|0|1|1 =1 3、邏輯操作 即正常的與或操作 觀察是0與非0即可 assign a = a+b; 這種語法是不允許的，輸入和輸出信號不能是同一個名字， 否則的話會把一個組合邏輯電路變爲一個時序邏輯電路，會出現反饋 assign小結： 避免產生latch(鎖存器)的方法：1、case(cur_state) ...**default**:next

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