入門UVM驗證方法學

1 驗證的本質：儘可能的找出設計的bug； 2  測試向量文件 測試文件（testbench）以模擬的方式來驗證邏輯時序的正確性，以源的方式來激勵用戶編寫的邏輯功能模塊； 3  驗證的3要素 (1)灌激勵：輸入信號 (2)集響應：輸出信號 (3)作比較：比較 4  驗證平臺的發展 Verilog  ->  C/C++  ->  System C  ->  System Verilog( 有高級語音

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