FPGA靜態時序理論基礎

1. 亞穩態的概念說明 是指 觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態引時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。 在 同步系統中，如果觸發器的setup time / hold time不滿足，就可能

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