【轉載】FPGA STA(靜態時序分析)

  FPGA STA(靜態時序分析)   1 FPGA設計過程中所遇到的路徑有輸入到觸發器，觸發器到觸發器，觸發器到輸出，例如以下圖所看到的： 這些路徑與輸入延時輸出延時，建立和保持時序有關。   2. 應用背景 　　靜態時序分析簡稱STA，它是一種窮盡的分析方法。它依照同步電路設計的要求。依據電路網表的拓撲結構，計算並檢查電路中每個DFF（觸發器）的建立和保持時間以及其它基於路徑的時延要求是否滿

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