intel FPGA CLKn pin 是否能直接進PLL？

原創 by DeeZeng

FPGA的時鐘須要從專用的時鐘管腳輸入，那CLKn 做爲Single-End時鐘pin時是否能直接進 PLL呢？

經過查看對應FPGA型號的手冊，得出如下結論

1. Cyclone V, Stratix V 的 CLKn 不能直接進PLL，須要走GCLK，RCLK以後才行

2. MAX10 ，Arria 10 的 PLL ，CLKn 能夠直接進PLL。 （Arria10 的 fPLL  CLKn不能直接走，但 XCVR bank 的通常是 差分時鐘輸入）

 

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 以下以部分FPGA 系列舉例

1.  Cyclone V，Stratix V FPGA

以下 Cyclone V, Stratix V手冊：

The CLKn pin is not a dedicated clock input when used as a single-ended PLL clock input.

The CLKn pin can drive the PLL using the GCLK.

 

 

若是quartus工程中，咱們直接用 CLKn 的pin 進PLL

那會出現以下報錯： 

（若是實際硬件已經必須用CLKn進 PLL了，能夠先用 CLK_CTRL ip 讓 CLKn 走GCLK）

 

2.  MAX10 ，Arria10 FPGA

MAX10 的 CLKp，CLKn 均可以drive  PLL 

 

Arria 10 的IOPLL  的 CLKn能夠直接進 IOPLL （both the CLKp and CLKn pins hav dedicated ...)

 

Arria 10 的fPLL  的 REFCLK_GXBn 不能直接進 fPLL   （不過 XCVR bank 通常也都是 差分時鐘輸入，影響不大）

 

 

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 因此咱們在設計FPGA 或 作工程的時候須要注意下當前 FPGA系列的 CLK屬性。能用專用pin 的就用專用pin

專用pin GCLK 等的好處， low slew rate , high fan out 等等。 timing 更容易知足