Quartus II 15.0 使用 ModelSim SE-64 2019.2 軟件進行仿真

Quartus II 15.0 使用 ModelSim SE-64 2019.2 軟件進行仿真

 

ModelSim 仿真 Verilog HDL 時須要編寫一個 TestBench 仿真文件，經過仿真文件提供激勵信號。能夠簡單的理解成信號發生器，給咱們的代碼提供模擬時鐘信號。所以編寫 TestBench 仿真文件是仿真過程當中的一個重要步驟。

Quartus II 15.0自身是不提供仿真功能的，可是能夠用 Quartus II 15.0 建立 TestBench 仿真文件模板，而咱們稍微修改一下這個生成的模板文件就能進行仿真了，很是方便。

 

準備一個能夠編譯正常的工程（若是編譯有問題能夠參考上一篇博客）

 

 

 使用 Quartus II 建立 TestBench 模板文件，以下如圖：

 

 

 

 

 建立的文件後綴名是 .vt ，自動保存在工程目錄\simulation\modelsim 中，我這裏是 top.vt 文件

 

 打開 top.vt 文件，文件內容以下：

 

 

 修改 top.vt 文件

 

 

 TestBench 仿真文件修改完成，接下來使用仿真文件：

 

 

 

 

 

 

 

 

 下面一路 OK 結束就能夠了，而後再全編譯一次，切記必定是全編譯，編譯完成後啓動仿真軟件，以下圖：

 

 啓動仿真運行後 Quartus II 會自動打開 ModelSim 軟件，ModelSim 軟件打開後會自動編譯仿真文件，而後加載仿真文件中的接口，而且自動運行一次仿真。

總之在點擊 RTL Simulation 後就什麼都不要作了，等着看波形就行了。

若是波形是紅色的直線就表示參數未初始化，工程模塊內部參數初始化能夠在工程代碼中作掉，工程輸入輸出參數則在仿真文件裏初始化。

若是沒有任何波形出現，那就從新檢查一下仿真文件以及仿真文件使用過程配置是否正確。

我剛纔在 New TestBench Setings 窗口將 End simulation at 設置爲 1ms，而仿真文件中的時間單位也爲1ms，因此第一次仿真運行時因爲時間長度不夠，致使波形都是一條直線。後面在 ModelSim 中修改仿真運行時間爲 10000ms，再次運行，波形就都顯示出來了。

仿真結果以下：

 

 

至此 Quartus II 15.0 與 ModelSim SE-64 軟件聯合仿真運行完畢

 

一個小小的聯合仿真功能花了我兩天時間，吐血中。。。

 

總結：在執着中痛苦，在痛苦中覺悟，覺悟以後如履平地，覺悟以前如臨深淵