基於FPGA的I2C verilog

遊戲排行榜 空閒位：SCL 高電平 SDA低電平 起始位 ：SCL 高電平  SDA 高電平到低電平 結束位：SCL 高電平 SDA低電平到高電平 讀寫狀態：數據+響應位 `timescale 1ns/1ns module IIC_WM( Clk, Rst_n, IIC_SCL,   //iic時鐘線 IIC_SDA     //iic數據總線 ); input Clk;//系統時鐘 input

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