【黑金教程筆記之003】【建模篇】akuei2的Verilog hdl心路

Verilog hdl不是「編程」是「建模」

 

Verilog hdl語言是一種富有「形狀」的語言。

 

若是着手以「建模」去理解Verilog hdl語言，以「形狀」去完成Verilog hdl語言的設計。在感受上Verilog hdl + FPGA是「可所觸及」，是一種「實實在在」的感受，不相等於「編程」時的那種「抽象感」。

 

「低級建模」最基本最簡單之意，建模習慣or風格。