阿扣的Verilog HDL 學習筆記⑤
第5章 門級建模 用表示門的術語描述電路（eg. and、nand…）。 門級原語；實例引用、門的符號、各類門的真值表；根據電路邏輯圖生成Verilog描述；講述上升、下降和關斷延遲；最小、最大和典型延遲。 5.1門的類型 門級原語實例引用時不用指定實例名字 門的類型：類似於預定義的（無需聲明）的模塊。分爲：與或門類(and/or)；緩衝器非門類(buf/not) 與門（and）&或門（or）：單
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