FPGA中創建時間和保持時間不知足如何解決

問題： 創建時間和保持時間不知足如何解決 回答一：ip setup violation 主要就是設法剪掉critical path的delay，要麼pipeline，要麼retiming，要麼把combination往先後級挪一挪。 hold time violation hold time violation是clock tree的skew引發的。主要的宗旨就是設法加前面一級combinatio

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