創建時間和保持時間

1、概念

　　創建時間和保持時間都是針對觸發器的特性說的。

　　時序圖以下：

創建時間（Tsu：set up time）　　

　　是指在觸發器的時鐘信號上升沿到來之前，數據穩定不變的時間，若是創建時間不夠，數據將不能在這個時鐘上升沿被穩定的打入觸發器，Tsu就是指這個最小的穩定時間。

保持時間（Th：hold time）　　

　　是指在觸發器的時鐘信號上升沿到來之後，數據穩定不變的時間，若是保持時間不夠，數據一樣不能被穩定的打入觸發器，Th就是指這個最小的保持時間。

輸出相應時間（Tco）　

　　觸發器輸出的響應時間，也就是觸發器的輸出在clk時鐘上升沿到來以後多長的時間內發生變化，也即觸發器的輸出延時。

2、數字系統設計常見與之有關的問題

一、問題提出

　　數字系統設計常見的電路圖，這裏須要保證數據可以正確的在這兩個觸發器上進行傳輸，由此肯定中間組合邏輯電路的傳輸延時的範圍。

Tcomb:　組合邏輯電路的傳輸延時

 二、第二個觸發器要知足創建時間的約束條件

　時序圖以下，假設D1的輸入爲圖中的藍線所示

時序解釋：

　　在第一個時鐘上升沿，前邊的觸發器採集D1信號，將高電平打入觸發器，通過Tco的觸發器輸出延時到達組合邏輯電路。又通過組合邏輯電路的延時Tcomb（咱們假定組合邏輯電路此時沒有改變信號的高低，能夠把它假定爲一個緩衝器）送到了D2接口上。在第二個時鐘上升沿到來以前，D2數據線上的信號要知足穩定時間>觸發器的創建時間Tsu。

Tclk - Tco - Tcomb > Tsu

　　考慮最壞的狀況：觸發器的輸出延時最大，組合邏輯電路的延時也最大，可得：

Tclk - Tco-max - Tcomb-max > Tsu

三、第二個觸發器要知足保持時間的約束條件

　　時序圖以下，假設D1的輸入爲圖中的藍線所示

時序解釋：

　　 接着以前的時序圖繼續，在第二個時鐘上升沿前邊觸發器採集到D1上的低電平，通過Tco的延時在Q1上獲得表達。這個低電平在通過組合電路延時Tcomb到達D2。如今的問題是通過這麼Tco+Tcomb的延時，D2上本來的高電平在第二個時鐘上升沿到來以後的穩定時間 > 第二個觸發器的保持時間。知足了這個條件，後邊的觸發器才能穩定的接收到最初由D1傳過來的高電平。

Tco + Tcomb > Th

 　　考慮到最壞的狀況：觸發器的輸出延時最小，組合邏輯電路的延時也最小

Tco-min + Tcomb-min > Th

四、問題的答案

　　咱們獲得中間組合邏輯電路的輸出延時範圍爲：

(Tclk - Tco-max -  Tsu) > Tcomb > (Th - Tco-min)

 

參考資料：

　　創建時間和保持時間　

附visio時序圖：

　　創建時間和保持時間.zip