【轉】關於FPGA中建立時間和保持時間的探討

  時鐘是整個電路最重要、最特殊的信號，系統內大部分器件的動作都是在 時鐘的跳變沿上進行, 這就要求 時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態出錯；因而明確 FPGA設計中決定系統 時鐘的因素，儘量較小 時鐘的延時對保證設計的穩定性有非常重要的意義。 　　1.1 建立時間與保持時間 　　建立時間（Tsu：set up time）是指在時鐘沿到來之前數據從不穩定到穩定所需的時間，如果建立

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