FPGA的時鐘質量對設計的影響

FPGA的時鐘質量對設計的影響   小梅哥編寫，未經許可嚴禁用於任何商業用途         近期，一直在調試使用Verilog編寫的以太網發送攝像頭數據到電腦的工程（以下簡稱以太網圖傳）。該工程基於今年設計的一款FPGA教學板AC620。AC620上有一個百兆以太網接口和一個通用CMOS攝像頭接口，因此非常適合實現以太網圖傳功能。CMOS攝像頭接口沒有什麼好說的，就是IO而已，這裏先重點介紹下以

>>阅读原文<<