FPGA知識點---建立/保持時間分析

文章目錄 1. 建立和保持時間 2. 發射沿（launch edge）與鎖存沿（latch edge） 3. 數據達到時間 4. 時鐘到達時間 5.時鐘偏斜 6. 數據需求時間 7. 建立餘量 8. 保持餘量 9. 週期約束 10. 建立時間保持時間違例修復 靜態時序分析，主要目的就是爲了提高系統工作主頻以及增加系統的穩定性。 1. 建立和保持時間 建立時間就是時鐘有效沿到來之前數據必須保持穩定的

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