Xilinx 可變長度移位寄存器IP深度導致的延遲問題

前言 對於xilinx移位寄存器IP的使用而言，其內部爲SLR16/SRL32實現。 當位深小於32時，其可變延遲是正確的。當大於32，其可變延遲爲相同延遲加1。 可能是內部多個SLR32之間插入了一個寄存器導致多了一拍。   流程 驗證位深小於32和位深大於32的移位寄存器可變延遲關係。 （1）配置兩個不同位深的實例。        (2)使用相同的可變延遲配置。    （3）仿真看看。    

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