FPGA時序優化簡單竅門

  儘量用硬核，比如硬件乘法器，這個應該都知道。 結構上的pipeline，簡言之就是「拆"，最極端的情形是拆到源和目的Reg間只有基本的組合邏輯門，比如說~a & b之類...；當然FPGA裏實際不必這樣，打個比方，兩個xbit的數據做比較，若芯片內是4輸入LUT，若有pipeline的必要，那麼流水級最多用[log4(x)]+1就夠了。  系統上的流水，也就是打拍，副作用是帶來latency；

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