FPGA異步時鐘設計中的同步策略

1 引言   基於FPGA的數字系統設計中大都推薦採用同步時序的設計，也就是單時鐘系統。但是實際的工程中，純粹單時鐘系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鐘域的情況經常不可避免。如果對跨時鐘域帶來的亞穩態、採樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結出了幾種同步策略來解決跨時鐘域問題。   2 異步設計中的亞穩態   觸發器是FPGA設計中最常用的

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