異步fifo簡介

一、概述 在大規模ASIC或FPGA設計中，多時鐘系統往往是不可避免的，這樣就產生了不同時鐘域數據傳輸的問題，其中一個比較好的解決方案就是使用異步FIFO來作不同時鐘域數據傳輸的緩衝區，這樣既可以使相異時鐘域數據傳輸的時序要求變得寬鬆，也提高了它們之間的傳輸效率。此文內容就是闡述異步FIFO的設計。 二、設計原理 2.1結構框圖   如上圖所示的同步模塊synchronize to write c

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