Verilog HDL語言中always敏感信號對比分析

Verilog HDL語言中always敏感信號對比分析 張穩穩[本文轉自：www.dylw.net] （西安郵電大學電子工程學院，陝西西安710121） 摘要：爲了高效地利用Verilog HDL語言中always行爲建模語句設計集成電路，採用比較和舉例論證的方法，總結出always語句中事件控制敏感信號對設計仿真的影響。always語句中敏感信號分爲時鐘邊沿信號和電平信號，對於敏感信號爲時鐘邊

>>阅读原文<<