Xilinx Artix-7 FPGA 之實現DEMO工程並燒寫
一、主要目的 使用vivado 15.4 創建A7 FPGA工程 Verilog、約束等資源文件的編寫及添加 程序的仿真 程序燒入固化 二、創建 A7 FPGA Vivado 工程 （1）選擇新建工程： （2）項目名稱及保存路徑 （3）選擇工程類型 在下面的對話框中默認選擇RTL Project, 因爲我們這裏使用verilog行爲描述語言來編程。下面的 Do not specify source
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