Xilinx-ZYNQ7000系列-學習筆記（4）：在vivado中自定義IP核
Xilinx-ZYNQ7000系列-學習筆記（4）：在vivado中自定義IP核 一、PWM 首先我們先編寫一個pwm模塊，用於封裝成IP核。 `timescale 1ns/1ps
module ax_pwm
#(
parameter N = 32 //pwm bit width
)
(
input clk,
input rst,
input[N - 1:0]period,
inpu
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