ZYNQ PL操作DDR內存讀寫測試

 一，用戶FPGA邏輯接口和搭建FPGA工程 AXI4  從接口塊：AXI4 從站接口將 AXI4 事務映射到 UI，以向內存控制器提供行業標準總線協議接口。 用戶界面塊：UI 塊向用戶提供 FPGA 邏輯塊。它通過呈現平面地址空間和緩衝讀寫數據來提供對本機接口的簡單替代。 內存控制器和本機接口：內存控制器（MC）的前端顯示 UI 塊的本機接口。本地接口允許用戶設計提交存儲器讀寫請求，並提供將數據

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