ZYNQ 7020 PL以AXI_DMA訪問DDR或OCM
本章主要介紹ZYNQ 7020的PL端在PS的控制下實現對DDR的訪問，通過debug的方式抓取DDR S_AXI_HP接口的時序，方便在PL內以verilog的形式直接訪問DDR/OCM 本設計中軟件版本：VIVADO2018.1，對應SDK也爲 2018.1 硬件開發環境：MYIR ZYNQ-7020開發板 + xilinx usb JTAG + usb uart 一 、PL端設計 bl
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