Verilog用Modelsim仿真時錯誤：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit
錯誤信息：Instantiating 'u_state_machine_pkt_top' has exceeded the recursion depth limit of 200. （實例化「 u_state_machine_pkt_top」已超過遞歸深度限制200。） 原因：測試文件的模塊名和實例化文件模塊名一樣，造成嵌套死循環，遞歸深度無限大。如下圖所示。
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