FPGA的頂層文件調用方式（veliog HDL && Quart II）

FPGA的頂層文件調用方式（veliog HDL && Quart II） 1.新建.v文件，選擇hdl 點擊project，選中set as top level，然後開始調用各個文件夾。其中，對模塊的調用要用原先的模塊名再重定義 u_xxx,輸入輸出要對應上。如圖所示： ​ 可以看到，新建.v文件後，和普通文件的寫法一樣，只不過在頂層文件中，input和output是外部輸入的信號：clk來自時

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