使用Xilinx FIFO IP核的總結（一）
FIFO IP核的總結（一） 第一次使用Vivado中的FIFO generator,同步FIFO的經常使用端口也就10個左右： CLK； srst:復位端口 讀相關： dout:FIFO數據輸出（output）； empty：讀空（output），empty爲1，代表FIFO內無數據； Vaild:讀有效（output）：等到rd_en拉高後的下一個上升沿置1 rd_en:讀使能（input）
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