最大限度提升STT-MRAM IP的製造產量

        鑄造廠須要傳統的CMOS製造中不使用的新設備，例如離子束蝕刻，同時提升MTJ位單元的可靠性，以支持某些應用所需的大（1Mbit〜256Mbit）存儲器陣列密度。

        儘管STT-MRAM技術具備足夠的耐久性和讀/寫等待時間，但對工藝變化的敏感性可能會致使可靠性問題。MTJ位單元的缺點之一是讀取窗口小，即高阻狀態和低阻狀態之間的差別一般僅爲2-3倍。結果感測MTJ位單元的值比sram位單元困可貴多。

        STT切換是一個隨機過程。這意味着減小寫電流可提升能效，但會增長寫錯誤的可能性，並下降良率。爲了達到可接受的良率並保持現場可靠性，設計人員須要實施複雜的ECC解決方案。僅依靠冗餘元素（例如額外的行或列）會致使較高的面積開銷，並下降MRAM的密度優點。所以與傳統的CMOS存儲器技術不一樣，ECC和冗餘機制的組合是克服MRAM的獨特隨機性和工藝變化相關製造挑戰的最佳方法。

        ECC數學代表，要達到必定的芯片故障率（CFR），代工廠必須達到的存儲器位故障率（BFR）在更大的陣列尺寸下變得愈來愈嚴格。假設對於64Mb存儲器陣列大小存在隨機缺陷，針對最嚴格的汽車ASIL-D級別（至關於SoC級別FIT率爲10）的應用程序至少須要DECTED（雙錯誤糾正，三錯誤檢測）級別的ECC，現在，MTJ位單元的代工廠所能達到的BFR水平。雖然ECC方案能夠更加寬鬆（例如SECDED-單錯誤糾正，雙錯誤檢測）以用於消費類應用和/或較小的陣列尺寸，可是較大的陣列尺寸將須要更加複雜的ECC機制來知足可接受的有缺陷零件的整體水平最終用戶的每百萬（DPPM）。

可糾正錯誤的類型/ ECC方案	封存	決定
一個軟錯誤或一個硬錯誤	是	是
兩個硬錯誤	沒有	是
一個軟錯誤和一個硬錯誤	沒有	是
兩個軟錯誤	沒有	是

表1：ECC方案比較

        爲了最大程度地提升製造良率，存儲器BIST解決方案必須在存儲器陣列中利用額外的冗餘元件，並提供複雜的ECC解決方案（支持DECTED）以保護芯片上更大的MRAM。