verilog的spi實現過程中的一些想法

時間 2021-07-12

標籤 fpga verilog spi 简体版

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關於SPI的時序，麻煩就麻煩在它的極性和相位可以選擇，所以我們這個時候就沒有一個確定的空閒狀態和採樣邊緣，可能是上升沿也可能是下降沿，這就使得我們沒有辦法像寫IIC的時序一樣，確定好每個時間點CLK的狀態，從而來決定在什麼時候給數據線賦值。 IIC發送數據的例子：由於有四種狀態，如果在發送數據的時候加入4種判斷，務必會使得代碼非常的長，過程很麻煩，在寫的過程中，發現了一些簡便的方法，可以很輕鬆的

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