SPI總線verilog hdl實現

SPI總線傳輸只須要4根線就能完成，這四根線的做用分別以下： 　　SCK(Serial Clock)：SCK是串行時鐘線，做用是Master向Slave傳輸時鐘信號，控制數據交換的時機和速率； 　　MOSI(Master Out Slave in)：在SPI Master上也被稱爲Tx-channel，做用是SPI主機給SPI從機發送數據； 　　CS/SS(Chip Select/Slave Se

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