靜態時序分析概述

  靜態時序分析是檢查IC系統時序是否滿足要求的主要手段。以往時序的驗證依賴於仿真，採用仿真的方法，覆蓋率跟所施加的激勵有關，有些時序違例會被忽略。此外，仿真方法效率非常的低，會大大延長產品的開發週期。靜態時序分析工具很好地解決了這兩個問題。它不需要激勵向量，可以報出芯片中所有的時序違例，並且速度很快。     通過靜態時序分析，可以檢查設計中的關鍵路徑分佈；檢查電路中的路徑延時是否會導致setu

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