verilog 從零開始。。。

從來沒有接觸過CPLD,FPGA之類的器件，因爲這次項目上用，所以纔有機會學習verilog,可以說是從0開始的， 現在我感覺我的水平也就是剛入門，能看懂別人寫的代碼了，並能在它的基礎上修改修改引腳配置了，呵呵， 我學verilog的優勢是，我的上學是的數字電路學的不錯，對時序是怎麼個回事，有深刻的理解。不過基本知識現在忘的差不多了，但是我有些東西是我這輩子都忘不了的。因爲我曾經理解了。。。  

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