基於FPGA的高速ADC9XXX系列的產品研發記錄與心得----系列二（玩FPGA玩到最後還是玩時鐘）
當板子回來之後我們的數據二通道還是存在bug,通過測試發現，還是在測試模式下面，adC的輸出數據沒有問題，但在接收的那邊還是存在如下圖的問題，通過電源AVDD和DVDD的查看發現，沒有問題啊！！！ 如下圖，數據的不正常接收來看，我開始懷疑IDDR的原語中的.c(dco_clk)，這個dco_clk的來源 我們知道這個時鐘一般就是ADC的DCO+/DCO-時
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