【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章硬件原理圖介紹

時間 2021-01-19

標籤 node 算法編程緩存加密 spa 設計 3d 調試 orm 欄目 Java 简体版

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原創聲明：

本原創教程由芯驛電子科技（上海）有限公司（ALINX）創做，版權歸本公司全部，如需轉載，需受權並註明出處。node

簡介

AXU2CGA/B的特色是體積小並擴展了豐富的外設。主芯片採用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型號爲XCZU2CG-1SFVC784E。AXU2CGA的PS端掛載了2片DDR4（1GB，32bit）和1片256Mb的QSPI FLASH。AXU2CGB的PS端掛載了4片DDR4（2GB，32bit），1片8GB eMMC FLASH存儲芯片和1片256Mb的QSPI FLASH。算法

外圍接口包含1個MINI DP接口、4個USB3.0接口、1路千兆以太網接口、1個USB串口、1路PCIE接口、1路TF卡接口、2個40針擴展口、2路MIPI接口和按鍵LED。編程

下圖爲整個開發系統的結構示意圖：緩存

ZYNQ芯片加密

XCZU2CG-1SFVC784E芯片的PS系統PS系統集成了2個ARM Cortex™-A53處理器，速度高達1.2Ghz，支持2級Cache; 另外還包含2個Cortex-R5處理器，速度高達500Mhz。spa

XCZU2CG支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存儲芯片，在PS端帶有豐富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同時另外也支持USB2.0，千兆以太網，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端內部含有豐富的可編程邏輯單元，DSP和內部RAM。XCZU2CG芯片的整體框圖下圖所示設計

ZU2CG芯片的整體框圖3d

其中PS系統部分的主要參數以下：調試

ARM 雙核Cortex™-A53處理器，速度高達1.2GHz，每一個CPU 32KB 1級指令和數據緩存，1MB 2級緩存 2個CPU共享。
ARM 雙核Cortex-R5處理器，速度高達500MHz，每一個CPU 32KB 1級指令和數據緩存，及128K緊耦合內存。
外部存儲接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
靜態存儲接口，支持NAND, 2xQuad-SPI FLASH。
高速鏈接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
普通鏈接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
電源管理：支持Full/Low/PL/Battery四部分電源的劃分。
加密算法：支持RSA, AES和SHA。
系統監控：10位1Mbps的AD採樣，用於溫度和電壓的檢測。

其中PL邏輯部分的主要參數以下：orm

邏輯單元Logic Cells：154K；
觸發器(flip-flops): 141K；
查找表LUTs : 71K；
Block RAM：9.4Mb；
時鐘管理單元（CMTs）: 3
乘法器18x25MACCs：360

XCZU2CG-1SFVC784E芯片的速度等級爲-1，商業級，封裝爲SFVC784。

DDR4 DRAM

AXU2CGA板上PS端配有2片Micron(美光）的DDR4芯片，組成32位數據總線帶寬和共1GB的容量。AXU2CGB板上PS端配有4片Micron(美光）的DDR4芯片，組成64位數據總線帶寬和共2GB的容量。PS端的DDR4 SDRAM的最高運行速度可達1200MHz(數據速率2400Mbps)。DDR4 SDRAM的具體配置以下所示。

其中U71,U72僅AXU2CGB貼裝。

位號	容量	廠家
U3,U5,(U71,U72)	256M x 16bit	Micron

表3-1 DDR4 SDRAM配置

PS端的DDR4的硬件鏈接方式以下圖3-1所示:

圖3-1 PS端DDR4 DRAM原理圖部分

QSPI Flash

AXU2CGA/B配有1片256MBit大小的Quad-SPI FLASH芯片，型號爲MT25QU256ABA1EW9-0SIT。QSPI FLASH鏈接到ZYNQ芯片的PS部分BANK500的GPIO口上，圖4-1爲QSPI Flash在原理圖中的部分。

圖4-1 QSPI Flash鏈接示意圖

eMMCFlash(僅AXU2CGB貼裝)

AXU2CGB配有一片容量爲8GB的eMMC FLASH芯片。eMMC FLASH鏈接到ZYNQUltraScale+的PS部分BANK500的GPIO口上，圖5-1爲eMMCFlash在原理圖中的部分。

圖5-1 eMMCFlash鏈接示意圖

EEPROM

AXU2CGA/B開發闆闆載了一片EEPROM，型號爲24LC04。EEPROM的I2C信號鏈接的ZYNQ PS端的MIO口上。圖6-1爲EEPROM的原理圖

圖6-1 EEPROM原理圖部分

DP顯示接口

AXU2CGA/B帶有1路MINI型的DisplayPort輸出顯示接口，用於視頻圖像的顯示，最高支持4K x 2K@30Fps輸出。ZU2CG PS MGT的LANE0和LANE1的TX信號以差分信號方式鏈接到DP鏈接器。DisplayPort輔助通道鏈接到PS的MIO管腳上。DP輸出接口的示意圖如圖7-1所示:

圖7-1 DP接口設計示意圖

USB接口

AXU2CGA/B板上有4個USB3.0接口，接口爲HOST工做模式(Type A)，數據傳輸速度高達5.0Gb/s。USB3.0經過ULPI接口鏈接外部的USB PHY芯片和USB3.0 HUB芯片，實現高速的USB3.0數據通訊。

USB鏈接的示意圖如8-1所示：

圖8-1 USB接口示意圖

千兆以太網接口

AXU2CGA/B上有1路千兆以太網接口，以太網接口是經過GPHY芯片鏈接的PS的BANK502上。GPHY芯片採用Micrel公司的KSZ9031RNXIC以太網PHY芯片，PHY Address 爲 001。圖9-1爲ZYNQ PS端以太網PHY芯片鏈接示意圖:

圖9-1 ZYNQ PS系統與GPHY鏈接示意圖

USB Uart接口

AXU2CGA/B板上配備了一個Uart轉USB接口，用於系統調試。轉換芯片採用Silicon Labs CP2102的USB-UAR芯片, USB接口採用MINI USB接口，能夠用一根USB線將它鏈接到上PC的USB口進行核心板的單獨供電和串口數據通訊。USB Uart電路設計的示意圖以下圖所示:

圖10-1 USB轉串口示意圖

SD卡槽

AXU2CGA/B 板包含了一個MicroSD卡接口，SDIO信號與BANK501的IO信號相連，SD卡鏈接器的原理圖如圖11-1所示。

圖11-1 SD卡鏈接示意圖

PCIE接口

AXU2CGA/B配備了一個PCIE x1的插槽，用於鏈接PCIE外設，PCIE通訊速度高達5Gbps。PCIE信號直接跟BANK505 PS MGT收發器的LANE0相鏈接。PCIE x 1設計的示意圖以下圖12-1所示:

圖12-1 PCIE接口設計示意圖

40針擴展口

AXU2CGA/B板上預留了2個2.54mm標準間距的40針擴展口，每一個擴展口均包含2個3.3V電源，1個5V電源，3個地以及34個IO口。J12擴展口的IO口鏈接到ZYNQ芯片BANK66上，電平標準爲1.8V，注意不要插1.8V以外的設備。J15擴展口的IO口鏈接到ZYNQ芯片BANK25，BANK26上，電平標準爲3.3V。設計的示意圖以下圖13-1所示:

圖13-1 擴展口設計示意圖

MIPI接口

AXU2CGA/B板上有2路MIPI接口，用於鏈接MIPI攝像頭。MIPI的差分信號分別鏈接到BANK6四、65的HP IO上，電平標準爲+1.2V；MIPI的控制信號鏈接到BANK24上，電平標準爲+3.3V。 MIPI口設計的示意圖以下圖14-1所示:

圖14-1 MIPI接口鏈接示意圖

JTAG調試口

在AXU2CGA/B板上預留了一個10針的JTAG接口，用於下載ZYNQUltraScale+程序或者固化程序到FLASH。JTAG的管腳定義以下圖所示

圖16-1 JTAG接口管腳定義

撥碼開關配置

板上有一個4位的撥碼開關用來配置ZYNQ系統的啓動模式。AXU2CGA/B系統支持4種啓動模式。這4種啓動模式分別是JTAG調試模式,QSPI FLASH, EMMC和SD2.0卡啓動模式。芯片上電後會檢測（PS_MODE0~3）的電平來決定那種啓動模式。用戶能夠經過撥碼開關來選擇不一樣的啓動模式。SW1啓動模式配置以下表17-1所示。

表17-1SW1啓動模式配置