【ZYNQ Ultrascale+ MPSOC FPGA教程】第九章Vivado下按鍵實驗

原創聲明：

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適用於板卡型號：

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG

實驗Vivado工程爲「key_test」。

按鍵是FPGA設計當中最經常使用也是最簡單的外設，本章經過按鍵檢測實驗，檢測開發板的按鍵功能是否正常，並瞭解硬件描述語言和FPGA的具體關係，學習Vivado RTL ANALYSIS的使用。

1.按鍵硬件電路

開發板按鍵部分電路

從圖中能夠看到，電路的按鍵鬆開時是高電平，按下時是低電平。

開發板LED部分電路

而LED部分，高電平滅，低電平亮

2. 程序設計

這個程序沒有設計的很複雜，經過簡單的硬件描述語言看透硬件描述語言和FPGA硬件的聯繫。首先咱們將按鍵輸入通過一個非門後再通過2組D觸發器。通過D觸發器的信號，會在D觸發器時鐘輸入的上升沿鎖存而後再送到輸出。

在進行硬件描述語言編碼以前，咱們已經把硬件構建完成，這是一個正常的開發流程。有了硬件設計思路不管是經過畫圖仍是經過Verilog HDL、VHDL都能完成設計，根據設計的複雜程序和對某種語言的熟悉程序來選擇工具。

3. 建立Vivado工程

3.1 首先創建按鍵的測試工程，添加verilog測試代碼，完成編譯分配管腳等流程。

`timescale1ns/1ps module key_test ( input clk,//system clock 25Mhz on board  input[3:0] key,//input four key signal,when the keydown,the value is 0  output[3:0] led //LED display ,when the siganl low,LED lighten ); reg[3:0] led_r;//define the first stage register , generate four D Flip-flop reg[3:0] led_r1;//define the second stage register ,generate four D Flip-flop always@(posedge clk) begin led_r <= key;//first stage latched data end always@(posedge clk) begin led_r1 <= led_r;//second stage latched data end assign led = led_r1; endmodule 

3.2 咱們能夠使用RTL ANALYSIS工具查看設計

3.3 分析RTL圖，能夠看出兩級D觸發器，和預期設計一致。

 

4. 板上驗證

Bit文件下載到開發板之後，開發板上的"PL LED"處於亮狀態，按鍵「PL KEY1」按下「PL LED1」滅。