5 可綜合的語法子集
文章目錄 模塊聲明類語法: module… endmodule 端口聲明: input, output, inout 三：參數定義: parameter 四、信號類型:wire,reg等 可綜合的語法 硬件能夠實現的一些語法, 這些語法能夠被EDA工具支持 能通過編譯最終生成用於燒錄到FPGA器件中的配置數據流。 無論Verilog還是VHDL,可綜合的子集都很小。 如何用好這些語法、什麼樣的代碼
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